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SK 海力士預測儲存未來:3D NAND 600 層以上,DRAM 10 奈米以下

by 科技新報

最近 IEEE 國際可靠性物理研討會,SK 海力士分享近期和未來技術目標願景。SK 海力士認為,層數增加到 600 層以上,可繼續提高 3D NAND 容量。此外有信心借助極紫外(EUV)光刻技術將 DRAM 技術擴展到 10 奈米以下,以及將記憶體和邏輯晶片整合到同設備,以應付不斷增加的工作負載。

SK 海力士首席執行長李錫熙說:「我們正在改進 DRAM 和 NAND 各個領域的技術發展所需的材料和設計結構,並逐步解決可靠性問題。如果以此為基礎,取得創新,將來有可能實現 10 奈米以下 DRAM 製程和堆疊 600 層以上 NAND。」

3D NAND 未來將達 600 層以上

歷史經驗早證明,3D NAND 無論性能還是可拓展方面,都是非常高效的體系結構,因此 SK 海力士將在未來幾年繼續使用。早在 2020 年 12 月,SK 海力士就推出有 1.6Gbps 介面的 176 層 3D NAND 儲存器,且開始和 SSD 控制器製造商一起開發 512GB 的176 層儲存晶片,預計 2022 年會基於新型 3D NAND 儲存器驅動。

幾年前 SK 海力士認為可將 3D NAND 擴展到 500 層左右,但現在有信心可在不久的將來擴展到 600 層以上。隨著層數增加,SK 海力士及其他 3D NAND 生產商不得不讓每層更薄,NAND 單元更小,並引入新電介質材料保持均勻電荷,保持可靠性。

SK 海力士已是原子層沉積領域的領導者之一,因此下個目標是實現高深寬比(A / R)接觸(HARC)刻蝕技術。同樣對 600 層以上可能還需要學會如何將多層晶圓堆疊。

業界何時才能有 600 層以上 3D NAND 設備及如此驚人的層數將帶來多大容量,SK 海力士沒有具體預測,不過僅憑 176 層技術就著眼於 1TB 產品,因此 600 層以上產品容量將很巨大。

DRAM 的未來:EUV 低於 10 奈米

與美光科技不同,SK 海力士認為採用 EUV 光刻技術是保持 DRAM 性能不斷提高,同時提高儲存晶片容量、控制功耗最直接的方法。借助 DDR5,SK 海力士不得不推出容量超過 16GB 的儲存設備,數據傳輸速率可達 6,400GT/s,這些儲存設備將堆疊在一起以構建大容量 DRAM。

由於未來的儲存器產品必須滿足高性能、高容量及低功耗等要求,因此先進製造技術更重要。為了成功發展 EUV 技術,SK 海力士正開發穩定 EUV 圖案和缺陷管理的新材料和光阻劑。SK 海力士也在尋求新電池結構,同時透過使用由高介電常數材料,製成更薄電介質保持電容。

值得注意的是,SK 海力士也在尋找減少「用於互連金屬」電阻的方法,這表明 DRAM 晶體管尺寸已非常小,以至於觸點將成為瓶頸。借助 EUV,晶體管將縮小尺寸,提升性能並降低功耗,接觸電阻將成為 10 奈米以下瓶頸。不同晶片生廠商用不同方式解決問題:英特爾決定使用鈷代替鎢,台積電和三星則選擇選擇性鎢沉積製程。SK 海力士未詳細說明抗接觸電阻的方法,只是表明正在尋求下一代電極和絕緣材料並引入新製程。

融合處理和記憶體的近記憶體處理

除了使 DRAM 速度更快並提高容量,SK 海力士還期待融合記憶體和處理技術。如今超級電腦使用的尖端處理器,透過插入器連接到高頻寬(HBM),SK 海力士稱為 P 奈米(近記憶體處理),並斷言下一步將是處理器和記憶體存在於單個封裝的 PIM(記憶體處理),最終將尋找 CIM(記憶體計算),將 CPU 和記憶體整合。

SK 海力士 CIM 很大程度與今年 2 月推出的三星 PIM(記憶體處理)概念相似,並可能滿足 HJEDEC 定義的工業標準。三星 HBM- PIM 將以 300MHz 運行的 32 個支援 FP16 可編程計算單元(PCU)嵌入 4GB 記憶體裸片。可使用常規儲存命令控制 PCU,並執行一些基本計算。三星聲稱 HBM-PIM 記憶體已在領先 AI 解決方案提供商 AI 加速器試驗,可使用 DRAM 製程製造,對不需高精度但可從數量眾多簡化內核受益的 AI 和其他工作負載意義重大。

 

目前尚不清楚 SK 海力士是否將根據三星即將發表的 JEDEC 標準實施 CIM,或採用專有技術,但可確定的是,全球最大 DRAM 製造商對融合儲存器和邏輯設備都抱有相似願景。

邏輯和記憶體的融合對利基應用非常有意義,同時還有更多常見應用程序可從記憶體、儲存和處理器更緊密整合受益。SK 海力士正開發緊密整合異構計算互連封裝技術,這些封裝包含處理 IP、DRAM、NAND、微機電系統(MEMS)、射頻辨識(RFID)和各種感測器。不過 SK 海力士尚未提供更詳細的訊息。

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